배터리 관리 시스템 번역(한국어 원본)배터리 관리 시스템을 위한 9-b 2MS/s 사이클릭 폴딩 ADC
요 약
본 논문에서는 모바일 정보기기의 배터리 전력 관리를 제어하는 IBS(Intelligent Battery sensor), BMS(Battery Management System) 등의 PMIC(Power Management IC) 기술에 적합한 9b 2MHz 사이클릭 폴딩 ADC(Analog-to-Digital Converter)를 제안한다. 제안하는 ADC는 응용기술에 적합한 고해상도를 만족시키는 동시에 폴딩 신호처리를 사용함으로써 고속 동작이 가능하다. 또한 폴딩 블록의 하나의 단만을 반복적으로 순환하는 구조로 설계되기 때문에 전체 크기가 줄어들 뿐 아니라 전력소모도 최소화 할 수 있다. 제안하는 시제품 ADC는 0.35um 2P4M CMOS 공정으로 제작되었으며, 측정된 INL 및 DNL은 각각 ±1.5/±1.0 LSB 이내로 들어온 것을 확인하였다. 또한 2MS/s 동작 속도에서 SNDR 및 SFDR 이 각각 최대 48dB, 60dB이고, 전력 소모는 3.3V 전원 전압에서 110mW 이며 제작된 ADC의 칩 면적은 10mm2이다.
Ⅰ. 서 론
최근 PMIC(Power Management IC) 기술은 에너지를 절약하고 제품을 축소하기 위하여 전력공급 장치나 전력변환 장치에 응용되어 단순히 전력을 조절하고 전달하는 역할에서 에너지효율 제고 및 시스템 안정성과 신뢰성을 좌우하는 역할로 확장되어 가고 있다. 에너지 위기와 환경규제 강화 및 친환경, 녹색성장 등의 이슈가 대두되면서 친환경 절전형 부품/소재 개발에 대한 연구가 많이 요구되는 상황이다. 이에 고효율/친환경의 경쟁력이 있는 제품 개발 및 녹색 성장을 주도할 수 있는 친환경 절전형 PMIC 기술개발은 선택이 아닌 필수적이다.[1] 본 논문에서는 모바일 정보기기의 배터리 고효율 전력관리를 제어하는 IBS (Intelligent Battery sensor), BMS (Battery Management System) 등의 PMIC(Power Managemnet IC) 기술에 적합한 ADC (Analog-to-Digital Converter) 를 제안한다. 그림 1과 같은 BMS에서의 ADC 는 기기의 외·내향적 발달에 비례하여 더 높은 해상도, 소 면적 및 저 전력 소모 특성 요구를 동시에 만족해야 할 뿐만 아니라 동작속도 역시 높아져야 한다. 기존에는 이러한 ADC를 구현하기 위해 비교적 구조가 간단한 SAR 구조 및 Pipeline 구조의 알고리즈믹 ADC가 주로 사용되었다.[2] 하지만 SAR 구조의 ADC는 해상도에 따라 커패시터의 크기가 지수 적으로 증가하는 구조적 단점을 가지고 있고, pipeline 구조를 사용한 알고리즈믹 ADC는 적은 면적과 저 전력 구동이 가능하지만 구조 자체의 특성상 동작속도가 느리다는 단점이 있다. 따라서 본 논문에서는 사이클릭 구조에 폴딩 신호처리 기법을 적용하여, 고해상도에서 빠른 변환 속도, 저 전력, 소 면적 특성을 갖는 사이클릭 폴딩 구조의 ADC를 제안한다. 사이클릭 구조의 ADC는 고해상도에 사용 적합한 폴딩 구조 중에서 하나의 단만을 반복적으로 순환하여 구현함으로써 전력소모 및 면적이 매우 작다는 장점을 가지고 있다. 본 논문의 기술 순서는 다음과 같다. II장에서는 제안하는 ADC 의 전체 구조 설명하며, III 장에서는 제안하는 여러 가지 회로 설계 기법 및 레이아웃 기법을 간략히 요약한다. IV 장에서는 시제품 ADC의 측정 결과를 정리한 후, V 장에서 결론을 맺는다.
Ⅱ. 제안하는 ADC의 전체 구조
한정된 배터리의 효율을 극대화하기 위해서는 이를 제어하는 ADC의 높은 성능 특성뿐만 아니라 구조 자체의 간략화가 필요하다. 따라서 본 논문에서는 하나의 단을 여러 차례 순환해서 사용하는 사이클릭 구조를 제안한다. 사이클릭 구조는 기존 pipeline 신호처리 기반을 사용한 알고리즈믹 구조와 유사한 방식을 사용한다. MDAC을 사용한 알고리즈믹 ADC의 경우 고해상도를 만족하는 것에 비해 MDAC 구동을 위한 피드백이 반드시 필요하기 때문에 동작 주파수가 수백 KS/s 수준으로 제한되는 단점을 지니고 있다[3]. 이에 본 논문에서는 고속 동작에 적합한 폴딩 신호처리 기법을 적용하여 동작 주파수 범위를 늘리고, 하나의 단만을 반복적으로 사용하기 때문에 작은 면적 및 최소 전력으로 ADC로 구현이 가능한 사이클릭 폴딩 ADC를 제안한다. ADC의 전체 구조는 그림 2와 같이 입력단, 증폭기, 피드백 블록과 디지털 오차보정 회로를 포함하는 디지털 블록 및 클록 발생기(clock generator) 등으로 구성되며, 폴딩 증폭기 및 반복되는 횟수에 따른 폴딩 블록의 출력을 그림 3에 나타내었다. 제안하는 ADC는 1주기가 16MHz가 되는 시스템 입력 클록을 사용하여 한 번의 입력신호가 8주기 지난 후 최종 출력을 내보내어 2MS/s 의 변환 속도를 가지게 된다.
Ⅲ. 제안하는 ADC의 회로 설계
1. 분산 T&H를 적용한 반복 구조
가. Feedback 구조
제안하는 9비트 Cyclic Folding ADC 는 FR(Folding Rate) 3, IR(Interpolation Rate) 3으로 구성된 하나의 아날로그 블록을 여러 차례 순환하는 구조로 이루어 졌다. 우선 아날로그 단을 살펴보면 최초 저항 열로부터 생성된 27개의 기준전압과 아날로그 차동 쌍 입력이 첫 번째 전처리 증폭기 단 27개로 인가된다. 증폭된 신호는 스위치 블록을 통해 최초 입력 신호를 Feedback 블록에 인가되며, 두 번째 전처리 증폭기 단으로 들어가게 된다. 이후 folding 증폭기를 지날 때는 9개의 신호로 줄어들며 분산 T&H로 인가된다. Interpolation을 거친 신호는 다시 27쌍의 신호로 최종 출력되며 신호의 Vpp가 줄어듦을 방지하고자 세 번째 전처리 증폭기를 마지막 단에 설계하였다. 이 과정이 끝난 후 다시 처음이 스위치 블록에 인가된 신호는 같은 과정을 거치며 8개의 블록으로 얻을 수 있는 신호처리를 하나의 블록으로 가능하게 한다. 이 때 interpolation 블록은 저 전력 구현을 위해 저항을 이용한 voltage interpolation 기법을 사용하였다. 아래의 그림 4는 제안하는 구조의 신호처리 과정을 도식화 한 것이다. 실제 Unified 구조와 유사하나 Feedback 구조로 인해 하나의 블록으로 모든 신호를 처리할 수 있다. 이로 인해 아날로그 블록의 크기를 현저히 줄일 수 있다.
나. 분산 T&H 구조
Feedback 구조를 사용하기 위해서는 분산 T&H가 반드시 필요하다. 그림 5와 6은 본 논문에서 제안하는 분산 T&H의 회로도 및 클록 타이밍을 나타낸 것이다. 동작원리는 다음과 같다. 최초의 입력 신호가 SW1을 통해 인가되면 이 신호는 C1에 Voltage의 값으로 저장된다. 이 때 SW1이 꺼지고 SW2가 켜지면서 C1의 저장 값은 N Period로 이동한다. 이동 된 값은 Feedback 블록 처음으로 돌아가 폴딩과 인터폴레이션 과정을 거쳐 값이 바뀌면서 C2에 저장된다. 다시 C2의 저장 값은 SW1이 켜지고 SW2가 꺼지면서 N+1 Period로 이동되며, 동일한 과정을 거쳐 C1에 저장되게 된다. 이러한 과정이 최종 8번을 거치며 8번을 한 주기로 정한다. 한 주기가 끝나면 스위치 블록은 다시 외부 입력 신호를 받아들이면서 자체적인 Feedback 동작으로 또 다른 한 주기를 완성하다. 이 때 비교기는 두 번째 전처리 증폭기 중 두 개의 신호를 비교하여 디지털 코드로 변환 한다. |
배터리 관리 시스템 번역(영어 번역본)9-b 2MS/s Cyclic Folding ADC for Battery Management System
Abstract
This research proposes the 9b 2MHz Cyclic Folding ADC (Analog-to-Digital Converter) that is appropriate for the PMIC (Power Management PC) technique like IBS (Intelligent Battery sensor) and BMS (Battery Management System) that controls the electric power of batteries for mobile equipment. The proposed ADC has a high resolution that is suitable for application technologies and is capable of high-speed movement by using the folding signal process. In addition, since it is designed to cycle only one folding block continuously, not only does the whole size of the device but also the power consumption of it decreases. The experimental product of ADC was produced through the 0.35um 2P4M CMOS manufacturing process. The measured INL and DNL were each within ±1.5/±1.0 LSB. Moreover, the 2MS/s working speed of SNDR and SFDR were each maximum 48dB and 60dB, the power consumption using a 3.3V source voltage was 110mW, and the area of the manufactured ADC chip was 10mm2.
Ⅰ. Introduction
Recently, the PMIC (Power Management IC) technology has become more than something that is simply applied to electric power supplies or power conversion devices to save energy and decrease the device size. The role of it has extended to that improving energy efficiency and determining the system stability and reliability. As issues like the energy crisis, reinforcement of environment regulation, eco-friendliness, and green growth arise there has been an increasing need in studies in developing power saving materials and components. Thus, the development of PMIC technology that can lead green growth by developing eco-friendly and high efficiency products is no longer a choice but a necessity [1]. This study proposes the ADC (Analog-to-Digital Converter) that works well with the PMIC (Power Management IC) technology like IBS (Intelligent Battery sensor) and BMS (Battery Management System) that controls the electric power of batteries for mobile equipment. ADC in the BMS, as shown in Figure 1, must satisfy the consumer demands to have a higher resolution, smaller size, and lower power consumption in proportion to the external and internal improvements of the device as well as having a faster working speed. In order to materialize such ADCs, an algorithmic ADC with a relatively simple structure like the SAR structure or pipeline structure was mainly used [2]. Nonetheless, the SAR structured ADC has a structural weakness in that the capacity size increases by the quotient. The pipeline structured ADC can have a small size and low power consumption, but the working speed will remain low due to the structure. Therefore, this study applies the folding signal process to the cyclic structure to suggest a cyclic folding ADC that has a fast transition speed, low power consumption, and small size. The cyclic structured ADC has its strength of small power consumption and size by repeatedly circulating a single folding structure that is suitable for high resolution. The order of contents of this study is as the following. Chapter II explains the whole structure of ADC that is proposed, Chapter III summarizes the various circuit design and layout techniques, Chapter IV sums up the measured results of the experimental ADC, and Chapter V concludes the whole research.
Ⅱ. The Whole Structure of the Proposing ADC
In order to maximize the limited battery efficiency, not only a high performance ADC that can control this is needed but also a simplification of the structure itself is necessary. Therefore, this study suggests a cyclic structure that repeatedly cycles only one folding block. The cyclic structure uses a similar method as the algorithmic structure that employs the existing pipeline signal process base. In the case of the algorithmic ADC that uses MDAC, the feedback that is essential for the operation of MDAC limits the operating frequency to only some hundreds KS/s despite of its high resolution [3]. For this, this research proposes a cyclic folding ADC that can operate with a small size and minimal power consumption by repeatedly using only one block and by expanding the operating frequency range by applying the folding signal process technique that is fit for high-speed movements. The whole structure of the ADC is as Figure 2. It is composed of an input block, amplifier, feedback block, and a digital error correction circuit that includes a digital block and a clock generator. Figure 3 describes the output of the folding block according to the folding amplifier and the number of cycles. The proposed ADC uses the system input clock that has a 16MHz first cycle, and once the input signal passes the 8th cycle the final output is generated with a conversion speed of 2MS/s.
Ⅲ. ADC Circuit Design Proposal
1. Repetition Structure with Dispersion T&H
A. Feedback Structure
The 9 beat Cyclic Folding ADC is composed of FR (Folding Rate) 3 and IR (Interpolation Rate) 3. It is a structure that circulates a single analog block continuously. Firstly, the analog block transfers the 27 standard reference supplies and analog differential motion pair inputs that are generated from the first resistance heat to the 27 preprocessing amplifier blocks. The amplified signal is transferred to the feedback block through the switch block, and this goes to the second preprocessing amplifier block. After that, the signals decrease into nine as they pass through the folding amplifier and are transferred into the dispersion T&H. Signals that pass interpolation are finally generated as 26 pairs of signals. The third preprocessing amplifier is built in the last block in order to prevent the decrease of the Vpp of the signal. When this process is complete, the first signals transferred to the switch block go through the same process and by then we can perform a signal processing with only one block. Such was previously possible with a total of eight blocks. Voltage interpolation technique that uses resistance is used for the interpolation block in order to maintain low power consumption. The following Figure 4 displays the signal processing of a structure in a diagram form. While it is similar to the actual unified structure, it is a feedback structure that can process all signals with only one block. For this, we can noticeably decrease the size of analog blocks.
B. Dispersion T&H Structure
The dispersion T&H is necessary to use the feedback structure. Figure 5 and 6 describes the dispersion T&H circuit diagram and clock timing proposed in this study. The fundamental of the operation is as the following. When the first input signal is transferred through the SW1 this signal is saved as the voltage value in C1. At that time, SW1 turns off as SW2 turns on and the saved value of C1 migrates to the N Period. This migrated value goes back to the beginning of the feedback block and changes the value as it goes through the folding and interpolation process and finally saved at C2. The C2 value again migrates to the N+1 Period as the SW1 turns on and SW2 off and is saved in C1 after going through the same process. There are a total of eight of this process and we define the eight as one cycle. After one cycle is complete the switch block again accepts an external input signal and through an independent feedback motion another cycle is completed. The comparator, at this time, compares the two signals of the second preprocessing amplifier and converts to a digital code. |
