3D 반도체(TSV) 번역(한국어 원본)Network-on-Chip (NoC) 은 트래픽 증가에 따라 기존 공유 버스 구조가 갖는 문제점들을 해결하기 위해 그 대안으로 제안되었다. NoC는 온-칩 네트워크 (On-Chip Network)를 이용해 패킷 (Packet) 단위로 통신하므로 전송 효율을 대폭 향상시킬 수 있다[1].
한편 CMOS 기반 반도체 기술이 집적도, 동작 속도, 전력소모의 한계에 다다르고, 초미세 공정을 이용한 칩 생산 비용이 급격히 증가함에 따라 여러 개의 실리콘 다이를 적층하는 방식의 3차원 집적 회로 (3D Integrated Circuit) 가 새로운 대안으로 떠오르고 있다.
3차원 집적 회로를 실현하기 위한 수직적 상호연결 기술의 종류로는 wire bonding, microbump, contactless, Through-silicon-via (TSV) 등이 존재한다[2]. 그 중 TSV는 성능 향상의 제약인 bonding wire를 사용하지 않아 가장 활발히 연구되고 있다. 그림 1은 TSV를 이용한 3×3 mesh 3D NoC 구조를 보여준다.
3차원 집적 기술은 다음과 같은 장점들이 있다. 수직으로 실리콘 다이를 적층하므로 동일 면적 당 집적도가 증가하고, 상호연결의 길이가 줄어들어 통신 속도가 증가하며 줄어든 상호연결에서 소비되는 전력 또한 감소한다. 또한 각 레이어 별로 서로 다른 종류들의 IP들을 집적하기 유리하므로 기능의 다양화에 더 적합하다.
그러나 TSV를 사용하여 3차원 집적회로를 구현할 때 다음과 같은 단점들이 존재한다.
1) Area overhead: 각 TSV는 레이어와 결합하기 위한 패드를 필요로 하는데, 이는 실리콘 다이에서 무시할 수 없는 면적을 차지한다[8]. 예를 들어 수직 링크 데이터 폭이 64-bit, 각 레이어는 5×5의 IP로 구성된다면, 두 레이어 간 3200개의 단방향 TSV가 필요하다. 이때 16um pitch를 갖는 TSV를 사용한다면 0.82mm2의 면적을 차지하고 이는 65nm 공정의 임베디드 코어의 크기와 거의 동일하다[10, 11].
2) Cost overhead: 평면 공정에 비해 여전히 상대적으로 낮은 TSV 생산 수율[12]은 칩의 제조비용에도 큰 영향을 미친다. 실제 웨이퍼 당 TSV 생산 비용(The actual TSV manufacturing cost per wafer)은 식 1과 같다[3].
여기서 는 웨이퍼 당 TSV 생산 가격, 는 TSV 생산 수율, 는 IC 칩의 참 수율(True yield), 는 웨이퍼 상 물리적으로 가능한 정상 칩의 개수(The physical possible number of undamaged chips), 는 양품인 다이의 비용 (The good die cost)이다.
예를 들어 200mm 웨이퍼에서 다이 사이즈가 100mm2( ≈ 255), 웨이퍼 당 TSV 생산 비용은 $200, 양품인 다이 비용은 $100, 그리고 웨이퍼 당 TSV 생산 수율이 90%라면 실제 웨이퍼 당 TSV 생산 비용은 무려 $2240다[3].
3) Capacitance: TSV로 인해 발생하는 TSV와 TSV 간, TSV와 wire 간, TSV와 device 간 기생 캐패시턴스는 3D IC의 상호연결에서 소비되는 전력에 영향을 끼친다. 50um 길이의 가로세로 5um의 TSV의 캐패시턴스는 약 37fF로, 이는 45nm 공정에서 400um 길이의 와이어의 캐패시턴스와 비슷하다[4].
4) Routing congestion: 많은 수의 TSV는 네트워크 상의 장애물(Blockage) 역할을 하므로 라우팅 혼잡을 증가시킨다.
위와 같은 이유들로 인해 TSV를 사용함으로서 향상되는 성능과 오버헤드 간의 득실을 따져 적절하게 균형을 잡는 것이 중요하다.
본 논문에서는 가상의 그룹화를 통해 TSV 사용을 최소화한 비용 효율적 3D NoC 시스템을 제안하며 더불어 3D NoC를 위한 새로운 수직 통신 방법을 제안하여 레이어 간 통신을 하나의 홉 (Hop) 으로 가능하게 한다.
본 논문의 나머지는 다음과 같이 구성된다. 2장에서는 본 시스템과 관련된 연구들을 정리하고 3장에서는 제안하는 3D NoC 시스템을 설명한다. 4장에서는 모의실험을 통해 제안된 기법을 입증하고 5장에서 결론을 맺는다. |
3D 반도체(TSV) 번역(영어 번역본)Network-on-Chip (NoC) was proposed as an alternative to solve problems possessed by the existing shared bus structure. Because NoC uses On-Chip Network to communicate in packet units, it can significantly improve transmission efficiency [1].
On the other hand, 3D Integrated Circuit that stacks multiple silicon die is surfacing as the new alternative as the CMOS-based semiconductor technology has reached limits in degree of integration, operation speed and power consumption and production cost of chips using ultra-microfabrication process has rapidly increased.
Vertical interconnection technologies to implement 3D integrated circuit include wire bonding, microbump, contactless interconnection, and Through-silicon-via (TSV) [2]. Of these, TSV is most actively researched because it does not use bonding wire, which is a restriction in improving performance. Fig. 1 shows the 3×3 mesh 3D NoC structure using TSV.
3D integration technology has following benefits. Because it vertically stacks silicon dies, the degree of integration increases for a given area. And communication speed increases and the power consumed by interconnection is reduced as the length of interconnection decreases. Also, it is easier to integrate different types of IP for each layer, which makes 3D integration technology more suitable for diversification of function.
But when TSV is used to implement 3D integrated circuit, following drawbacks exist.
1) Area overhead: Each TSV requires pad to connect to layer but this pad takes up a significant area [8]. For example, if data width of vertical link is 64-bit and each layer is composed of 5×5 IP, 3200 uni-directional TSVs are required between the two layers. If TSV with 16um pitch is used, the size is almost the same as the size of 65nm technology embedded core with area of 0.82mm2 [10, 11].
2) Cost overhead: TSV production yield is still relatively low compared to planar process [12] and has a large influence on the chip production cost. Actual TSV manufacturing cost per wafer is as shown in Eq. 1 [3].
Here, is the TSV manufacturing cost per wafer, is the TSV manufacturing yield, is the true yield of IC chip, 는 is the physical possible number of undamaged chips on wafer and is the cost of good die.
For example, if die size is 100mm2 ( ≈ 255) on 200mm wafer, the TSV manufacturing cost per wafer is $200, the cost of good die is $100, and the TSV manufacturing yield is 90%, actual TSV manufacturing cost per wafer is very high at $2,240 [3].
3) Capacitance: Parasitic capacitance that result between TSV-TSV, TSV-wire and TSV-device as a result of using TSV influences power consumed in interconnection of 3D IC. Capacitance of 50um-long, 5x5um TSV is about 37fF, which is similar to the capacitance of 400um-long wire in 45nm technology [4].
4) Routing congestion: Large number of TSV serves as blockage in network and increases routing congestion.
For the reasons above, it is important to consider the gains of performance enhancement and the losses of overhead and find the appropriate balance in using TSV.
In this paper, cost-efficient 3D NoC system that minimizes TSV usage by virtual grouping is proposed and a new vertical communication method for 3D NoC is proposed to enable single-hop interlayer communication.
This paper is organized as follows. In Chapter 2, related research is presented. In Chapter 3, the proposed 3D NoC system is explained. In Chapter 4, the proposed method is tested using virtual simulation and conclusion is given in Chapter 5. |
