비동기식 프로토콜 번역(한국어 원본)1. 서론
본 문서는 ternary 인코딩 기반 2-페이즈용 비동기식 프로토콜에서의 긴 도선을 통한 데이터 전송시 발생할 수 있는 latency 문제를 해결할 수 있는 구조를 제안하고, 이를 설계 후 시뮬레이션 결과를 제시한다. 본 비동기식 프로토콜은 전류 모드 회로로 구현되었고, ternary 인코딩을 위한 3-level의 전류량의 변화 시점에서 전류량을 미리 charge, 혹은 discharge시키는 current steering logic (CSL)을 포함한다. DI(Delay Insensitive) 특성을 유지할 수 있으면서 성능을 개선시킨 구조와 전송 도선의 길이에 따라 charge, discharge 되는 전류량을 변화시켜 성능을 더욱더 개선시킨 구조를 각각 제안한다.
성능 지표는 데이터 전달 latency와 소모전력, 그리고 이들을 곱한 power-delay product(PDP)이며, 제안된 구조들과 원래의 프로토콜, 그리고, 2인 인코딩 기반에서 최적으로 알려진 LEDR(Level-encoded dual-rail)과 비교한다. 2. 배경
지연 무관(Delay-insensitive:DI) 특성을 갖는 비동기식 핸드세이크 프로토콜은 요구 신호(req)와 응답 신호(ack) 신호 쌍의 수에 따라서 2-phase와 4-phase 프로토콜로 나눌 수 있다. 4-phase 프로토콜은 요구 신호와 응답 신호의 rising에서 유효 데이터를 전송하기 때문에 기존의 저장 소자의 동작과 일치하여 구현에 용이하다. 특히, 인코딩 기법을 사용하는 dual-rail이나 1-on-n 인코딩 형태 [1] 의 4-phase 프로토콜은 구현의 용이성과 함께 자체의 안정성 때문에 널리 사용되고 있다.
그러나, 4-phase 프로토콜은 총 4번의 transition (req rising, ack rising, req falling, ack falling) 중에 앞의 두 rising을 제외한 나머지 두 개의 falling은 전송과는 관계 없는 space 상태를 의미하므로 비효율적일 가능성이 있다. 특히, 상대적으로 길이가 긴 통신을 가정하는 global interconnect에서는 전체 시스템의 성능을 크게 저하시킬 수 있고, 전력에도 악영향을 미칠 수 있다.
반면에 2-phase 프로토콜은 요구 신호와 응답 신호의 rising, falling edge 모두에서 데이터를 전송하므로 일반적인 저장 소자의 동작과는 달라, 구현이 4-phase에 비해 복잡하지만, 프로토콜 측면에서는 성능 및 전력에서 4-phase 프로토콜에 비해 이론상 효율적일 수 밖에 없다. 이러한 이유로 구현의 복잡성에도 불구하고 2-phase DI 프로토콜은 global interconnect에서 널리 사용되고 있다. [2]
LEDR(Level encoded dual-rail) [3]은 2-phase DI 프로토콜의 구현 방법 중 하나로 1비트 데이터당 2개의 wire를 인코딩하여 사용하여 두 wire의 even, odd를 반복하여 데이터 전송을 구분한다. 데이터 비트는 따로 디코딩이 필요없기 때문에 구현이 매우 용이하다. 그러나, 데이터의 인코딩이 필요한 다른 2-phase DI 프로토콜처럼 N 비트 데이터 전송에 2N 개의 forwarding 패스 wire가 필요하다. 이렇게 블록간의 원래 데이터 전송에 필요한 wire보다 더 증가된 wire는 칩내 global interconnect에 있어서 설계 복잡도와 전력 소모에 악영향을 미친다. [4]
적은 수의 wire로 DI 특성을 유지하면서 데이터를 전송하기 위한 방법으로 다치 논리 회로가 있다. 다치 논리 회로를 표현하는데 전류를 사용하는 전류 모드 다치 논리 회로는 공정 발달상 공급 전원이 점점 더 낮아져 노이즈 마진 특성이 좋지 않는 상황에서 전압 레벨을 사용하여 다치 논리를 표현하는 전압 모드 다치 논리 회로 보다 더 선호되고 있다. 전류모드 다치 논리를 사용하여 DI 전송기법을 접근한 예[5-9]가 있다. 실제적으로 전류모드 다치 논리 기반 DI 전송기법은 전압 모드 기반의 회로와 같이 throughput을 향상하기 위해 리피터나 파이프라인 기법을 사용하지 않고, 리시버에서 한번만 complete를 detection 하므로, 전압 모드 회로의 interconnect에 비해 성능과 전력 효율 측면에서 유리하다[10]. 그러나, 이렇게 리피터가 없는 전류 모드 회로의 global interconnect는 칩의 scaling이 증가하게 되면, 성능상의 제약을 크게 받는다. 즉, 칩의 scaling이 증가하면 전송 wire의 길이가 늘어나고, 해당 wire의 저항이 커지며, wire spacing이 감소하여 wire를 통한 전송 지연 시간이 크게 늘어난다.
본 문서에서는 비동기식 전류모드 DI 전송메커니즘에서 상대적으로 긴 wire를 통해 데이터를 전달하는 환경에서 성능을 개선시키기 위한 current steering logic을 제안하고, 이를 전류모드 기반 2-phase DI 전송 메커니즘과 성능 및 전력 소모 측면에서 비교한다. 3. Current Steering Logic
그림 1은 [9]에서의 전송환경을 나타낸다. 인코더에서는 전압모드의 데이터와 핸드세이크 프로토콜을 3 level의 전류량으로 인코딩하여 DI 방식으로 디코더에 전달하며, 디코더에서는 전류모드 값을 전압모드의 데이터와 프로토콜 신호로 복원한다. 그림 2은 그림 1을 기반으로 하는 본 문서의 2-phase DI 프로토콜 [9] 전송 예를 나타낸다. 2-phase bundled data 가정의 입력 신호 (Req, Data)를 전류모드의 3 level로 표현(Ternary Value)하는데, Data 신호 “1” 전송은 high-level, ‘0’전송은 low-level, 그리고 그전 전송과 동일한 경우는 middle-level 인코딩한다. 그러나, Real Encoded Value와 같이 인코더와 디코더 사이의 긴 wire를 통해 전달될 때에는 wire에 존재하는 R (Resistance), C (Capacitance) 성분에 의해서 디코더의 입력단에서 인지될 수 있는 정도의 전류가 charge 혹은 discharge 되는데는 시간이 소모된다. |
비동기식 프로토콜 번역(영어 번역본)1. Introduction
This document proposes a structure that can solve the latency problem, which may occur when transmitting data through a long wire on a ternary encoding based 2-phase purpose asynchronous protocol, and provides a simulation result after designing it. This asynchronous protocol is implemented with a current mode circuit, and includes a current steering logic (CSL) that charges or discharges the current amount beforehand at the changing point of the 3-level current amount for ternary encoding. We propose a structure that improves performance while maintaining DI (Delay Insensitive) characteristics and a structure that improves performance even more by changing the current amount that is charged or discharged based on transmission wire length.
The performance indexes are data transfer latency, consumable power, and power-delay product(PDP), the multiplied value these two, and we compare the proposed structures to the original protocol and LEDR(Level-encoded dual-rail), which is known to be most optimal on a 2-phase encoding basis. 2. Background
An asynchronous handshake protocol that has DI (Delay-insensitive) characteristics can be divided into 2-phase and 4-phase protocols depending on the number of request and acknowledgement signal pairs. Because it transmits valid data at the rising of request and acknowledgement signals, a 4-phase protocol matches the operations of existing storage elements and is easy to implement. Especially, dual-rail or 1-on-n encoding type [1] 4-phase protocols that use encoding methods are used widely because they are easy to implement and are stable.
However, 4-phase protocols can be inefficient because of the total 4 transitions (req rising, ack rising, req falling, ack falling), the remaining two fallings after excluding the front risings mean space that are not involved in transmission. Especially, for a global interconnect that assumes relatively long communication, this can greatly degrade the performance of the overall system, and can negatively impact the power.
On the other hand, because 2-phase protocols transmit data in both the rising and falling edges of request and acknowledgement signals and are different from the operation of regular storage elements, implementation is more complicated than that of 4-phase protocols, but from a protocol perspective, it can only be effective theoretically compared to 4-phase protocols in terms of performance and power. Due to such reason, the 2-phase DI protocol is being widely used in global interconnect despite the complexity of the implementation. [2]
As one of the implementation methods of 2-phase DI protocol, LEDR(Level encoded dual-rail) [3] encodes 2 wires for each bit of data and separates data transmission by repeating even, odd of the two wires. Since there is no need to separately decode the data bit, it is extremely easy to implement. However, like other 2-pharse DI protocols that require data encoding, 2N forwarding pass wires are needed to transmit N bits of data. Such increased number of wires, which is more than the amount originally needed amount to transmit data between blocks has negative impact on the design complexity and power consumption for global interconnect within the chip. [4]
Multi-valued logic circuit is a method for transmitting data while maintaining the DI characteristics with a small number of wires. In expressing multi-valued logic, current-mode multi-valued logic circuits, which use current, is more preferred over voltage-mode multi-valued logic circuits, which express multi-valued logic using voltage levels, in situations where the noise margin characteristics are not good because the supply power gradually decreases in the process development. There is an example that approached DI transmission method using current-mode multi-valued logic [5-9]. Realistically, current-mode multi-valued logic based DI transmission method does not use a repeater or pipeline method to improve throughput like voltage-mode based circuits, and is more advantageous in terms of performance and power efficiency compared to voltage-mode circuit’s interconnect because completion is detected only once in the receiver [10]. However, global interconnect of such current-node circuit with no repeater can confront great limitations in performance when the scaling of the chip increases. In other words, if the scaling of the chip increase, the length of the transmission wire increases, which enlarges the resistance of the wire, and reduces wire spacing, eventually causing the delay time of transmission through the wire to greatly increase.
This document suggests a current steering logic for improving performance in an environment that transmits data through a relatively long wire in asynchronous current-mode DI transmission mechanism, and compares this with current-mode based 2-phase DI transmission mechanism in terms of performance and power consumption. 3. Current Steering Logic
Figure 1 displays the transmission environment in [9]. In the encoder, voltage-mode data and handshake protocol are encoded in 3 level current amounts and sent in DI format to the decoder, where the current-mode value is restored into voltage-mode data and protocol signals. Figure 2 displays an example of 2-phase DI protocol[9] transmission in this document based on Figure 1. Input signals assumed to be 2-phase bundled data (Req, Data) are expressed in 3 levels of current mode (Ternary Value), data signal “1” transmission is high-level, ‘0’ transmission is low-level, and if it is same as the previous transmission, it is encoded as middle-level. However, when transmitted through a long wire between the encoder and decoder like Real Encoded Value, time is consumed to charge or discharge the current to the level that can be recognized at the decoder’s input column due to R (Resistance), C (Capacitance) factors that exists in the wire. |
